오늘은 JK Latch와 FlipFlop에 대한 글을 쓰도록 하겠습니다.
JK는 SR F/F에서 (1, 1)이 들어왔을 때 문제점을 보완하기 위해 만들어졌습니다.
(J, K)가 (0, 0)이면 이전 값을 유지하고 (1, 1)이면 반대 값을 출력합니다.
'Digital Design > 논리회로' 카테고리의 다른 글
| [논리회로] Counter (Design with Verilog) (3) | 2023.01.06 |
|---|---|
| [논리회로] T Latch와 FlipFlop (1) | 2023.01.06 |
| [논리회로] D Latch와 FlipFlop (Design with Verilog) (1) | 2023.01.02 |
| [논리회로] SR Latch와 FlipFlop (1) | 2023.01.02 |
| [논리회로] Latch와 FlipFlop의 차이 (1) | 2023.01.02 |
댓글