[논리회로] Latch와 FlipFlop의 차이

Latch와 Flipflop에 대한 글입니다.

 

 

Latch

clock이 High이거나 Low일 때 값을 update

입력 신호가 바로 출력으로 전달되므로 noise와 glitch에 취약합니다.

 

※ Verilog 설계 시 Latch가 생성되지 않도록 하는 것이 중요합니다.

합성 후 Latch가 생성되지 않도록 하려면,

if 문의 경우 else로 끝나도록 하고 case문의 경우 default를 써주는 등

모든 경우에 대해서 값을 가지도록 작성해야 합니다.

 

 

FlipFlop

clock의 rising edge 또는 falling edge에서 값을 update

FlipFlop의 경우 edge에서만 update하므로 Latch 비해 glitch 영향을 덜 받습니다.

 

Latch와 Flipflop은 많은 사람들이 혼용해서 사용하곤 합니다.

저도 항상 헷갈려서 이번에 다시 정리를 해보았습니다.

 

edge detector circuit

 

FlipFlop은 위와 같은 edge detector circuit과 함께 사용합니다.

clock의 rising edge나 falling edge 값만 이용하여 FlipFlop의 역할을 하도록 하는 것입니다.

 

 

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