RTL21 [논리회로] Decoder (Design with Verilog) 이번에 다룰 논리회로는 Decoder 입니다. Decoder는 N개의 입력을 해독하여 2^N개의 출력으로 내보내는 역할을 합니다. 2 to 4 Decoder의 진리표부터 보겠습니다. INPUT OUTPUT A0 A1 D0 D1 D2 D3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 D0 = A0'A1' D1 = A0'A1 D2 = A0A1' D3 = A0A1 위 결과를 게이트로 나타내면 다음과 같습니다. Decoder를 반대로 만들면 Encoder입니다. Encoder는 2^N개의 신호를 N개로 만들어주는 역할을 합니다. Verilog Code Decoder를 Verilog로 설계하였습니다. 이번에는 이전과는 조금 다르게 clock을 이용하여 Synchronous.. 2023. 1. 2. [논리회로] Full Subtractor (Design with Verilog) Full Subtractor (전감산기) 입니다. 먼저 진리표입니다. INPUT OUTPUT X Y Borrow_in Difference Borrow_out 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 Difference = X ⊕ Y ⊕ B_in Borrow_out = X'Y + YBin + BinX' 이 결과를 바탕으로 회로를 만들어보면 다음과 같습니다. Full Subtractor 역시 마찬가지로 Full Adder에 NOT gate만 추가해 주면 됩니다. 또한 Half Subtractor 두 개로 나누어 표현하여도 됩니다. Verilog Code Full Subtractor를 Verilog로 설계하였.. 2023. 1. 2. [논리회로] Half Subtractor (Design with Verilog) 이번 게시글은 Half Subtractor (반감산기) 입니다. 먼저, Half Subtractor의 진리표부터 보겠습니다. INPUT OUTPUT X Y Difference Borrow 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 Difference = X ⊕ Y Borrow = X'Y 이것을 Gate로 나타내면 Half Adder에 NOT Gate만 하나 추가해주면 Half Subtractor가 됩니다. Verilog Code Half Subtractor를 Verilog로 설계하였습니다. DUT `timescale 1ns / 1ps module half_subtractor( i_x, i_y, o_diff, o_bor ); input i_x, i_y; output o_diff, o_bor;.. 2022. 12. 30. [논리회로] Full Adder (Design with Verilog) Full Adder는 Input X, Y에 들어온 Carry_in 까지 합쳐서 더하는 모듈입니다. 이번에도 Verilog를 이용해 Full Adder를 설계하였습니다. 진리표부터 보겠습니다. INPUT OUTPUT X Y Cin Cout Sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 Half Adder와 다르게 경우의 수가 많아져서 카르노맵을 그려보는 것이 좋습니다. 카르노맵을 그리는 과정은 생략하고 바로 결과를 보면, Sum = X ⊕ Y ⊕ Cin Cout = XY + YCin + CinX 이것을 게이트로 표현한 그림입니다. 중간에 XOR gate와 AND gate가 보이시나요? 맞습니다. Half.. 2022. 12. 29. 첫 글 안녕하세요. 취업 준비를 하면서 공부했던 내용을 정리해 놓은 블로그입니다. 개인적으로 공부한 것이기 때문에 신빙성이 높지 않습니다. 그동안 무엇을 했는지 정리할 필요가 있겠다 싶어서 개설하였습니다. 다들 취업 준비 힘내세요! 2022. 12. 29. 이전 1 2 3 다음
