jitter1 [SoC] Timing Violation (Setup/Hold/Skew/Jitter/해결법) 오늘은 Flip/Flop 간의 타이밍 문제를 다뤄보고자 합니다. 클락 타이밍에 문제를 일으키는 것들을 여러가지가 있는데, Set-up/Hold Time, Clock Skew, Jitter 등을 소개하겠습니다. 물론 설계를 할 땐 하나하나 확인하지 않아도 됩니다. STA (Static Timing Analysis) 툴을 이용하면 더 많은 violation들을 체크할 수 있기 때문이죠. 가장 기본적인 문제들 위주로 학습해보고, 그에 대한 해결법도 알아보겠습니다. Set-up Time 먼저 Set-up Time 입니다. Rising edge마다 값을 반영하는 D FlipFlop이 있다고 해볼게요. 그럼 이 FF의 Rising edge 직전에 D가 바뀌면 Q에 반영이 될까요? 정상적인 케이스 먼저 파형으로 보겠.. 2023. 4. 14. 이전 1 다음