[SoC] Round-Robin Arbiter_LRG (Design with Verilog)
안녕하세요. 지난 글에서 Fixed History 기반의 Round-Robin Arbiter을 설계하였습니다. Fixed History의 경우 공평하게 bus 사용권을 배분할 수 있겠지만 아래의 케이스에서는 공평하지 않을 수 있습니다. 예를 들어, Master 4개 중 M0, M1, M2, M0, M1, M2, M0, M1, M2, M0 순으로 Grant 하다가 M0, M1, M2, M3의 요청이 동시에 들어왔다고 가정해보겠습니다. 어떤 Master부터 버스를 사용할 수 있을까요? M0로 끝났기 때문에 M1, M2, M3 순으로 사용 가능할 것입니다. M3의 경우 오래 전에 Grant 되었는데 아이러니하게도 가장 늦게 선택권이 주어집니다. 이 점을 보완한 것이 Least Recently Granted 알..
2023. 4. 26.
